RISC-V bAsed Crypto Engine Part 1
Grundstein für eine Kryptoengine auf Basis der offenen Befehlssatzarchitektur RISC-V
Die Infineon Technologies AG hat gemeinsam mit dem Fraunhofer-Institut AISEC im Auftrag des BSI die Studie „RACE-I“ durchgeführt. Diese untergliederte sich in zwei Phasen. In Phase A wurde eine Analyse des RISC-V-Marktes und des Bedarfs an einer Kryptoengine auf Basis von RISC-V erstellt. In Phase B lag der Schwerpunkt auf der Identifikation benötigter kryptographischer Erweiterungen, Primitiven und Protokollen.
Nach dieser Identifikation wurde der Ressourcenverbrauch schätzungsweise errechnet und anhand der Ergebnisse eine Auswahl von passenden Entwicklungsplattformen vorgeschlagen, auf welchen sich ein Prototyp in Nachfolgeprojekten realisieren lässt.
Die RISC-V-Prozessorarchitektur ist eine offene Befehlssatzarchitektur für Prozessoren, die kostenfrei zur Verfügung steht. Diese kann frei verwendet werden, um neue Prozessoren auf dieser Basis zu entwickeln, entweder als physisches Mikrochip (IC) oder als sog. Softcore in programmierbarer Hardware, wie bspw. FPGA (Field Programmable Gate Array). Die RISC-V Architechtur wird vom RISC-V International Association vertreten, einem nicht-gewinnorientierten, eingetragenen Verein aus der Schweiz. Zu den aktuell bekanntesten Prozessor-Architekturen zählen neben RISC-V beispielsweise die beiden kommerziellen Alternativen: Intel x86 (z.B. für Desktop-PCs) und ARM (u.a. in mobilen Geräten wie Smartphones und Tablets im Einsatz).
RACE-I gibt einen tiefen Einblick in die aktuelle Marktlage bezüglich RISC-V und ihr zukünftiges Potential. Es wird exemplarisch dargestellt, wie eigenständig entworfene Erweiterungen des RISC-V Befehlsatzes, sogenannte ISA-Extensions, durch RISC-V International ratifiziert werden können. Außerdem werden bereits bestehende sowie zukünftig benötigte kryptographische RISC-V ISA-Extensions identifiziert. In Orientierung an die BSI Technische Richtlinie für kryptografische Verfahren TR-02102 und auf Basis eines im Rahmen des Projekts definierten Anforderungskatalogs an ein fiktives VPN-Gateway wird mithilfe der Bestandsaufnahme der Studie ein Abgleich von vorhandenen und benötigten kryptographischen Extensions durchgeführt.
RACE als Gesamtvorhaben im BSI
Das Ziel des Gesamtvorhabens RACE ist die Bereitstellung einer RISC-V basierten Kryptoengine. Diese soll der kryptonahen Industrie zur Verfügung gestellt und perspektivisch bevorzugt bei der Entwicklung von VS-IT-Produkten verwendet werden.
Die gesamte Branche der Chip-Herstellung hängt von wenigen staatlichen und wirtschaftlichen Playern ab, die insbesondere im Bereich der Technologie in einem zunehmend schärferen Wettbewerb stehen. Chips oder Mikrochips sind jedoch die zentralen Bausteine aller elektronischen Geräte. Sie erfüllen zentrale Rechen- und Steueraufgaben und speichern Daten dauerhaft oder temporär. Je nach Aufgabe unterscheidet sich die Architektur der Schaltkreise. Durch geopolitische Ereignisse kann es zu einer weiteren Belastung der ohnehin schon fragilen Lieferketten der Chip-Industrie kommen. Aktuell besteht eine unüberwindbare Abhängigkeit von wenigen wirtschaftlichen und staatlichen Akteuren im Bereich Mikroprozessoren. Durch den Einsatz von programmierbarer Hardware kann die Notwendigkeit, eigene Chips zu fertigen, überwunden werden. Diese Bausteine ermöglichen die Implementierung von Hardware in einer flüchtigen Form, mittels einer Hardware-Beschreibungssprache, ähnlich einer klassischen Programmiersprache. Da die RISC-V Architektur frei von jeglichen Gebühren ist, können RISC-V-kompatible Prozessoren auf FPGA-Bausteinen implementiert werden. Auch die Erweiterung der Funktionalität mittels ISA Extensions, wie z.B. kryptografische Fähigkeiten und Zufallszahlenerzeugung, ist möglich. Das strategische Ziel von RACE ist, die Abhängigkeit von wenigen Markt- und Staatsakteuren in der Entwicklung von IT-Systemen für den Einsatz zum Schutz von Verschlusssachen (kurz VS-IT) zu reduzieren, in dem das BSI einen eigenen Mikroprozessor zur Verfügung stellt.
Ein weiteres Argument für RACE besteht in der Evaluierbarkeit des zu entwickelnden kryptografischen Prozessors. Für die sicherheitstechnische Bewertung eines VS-IT-Produkts ist es von Vorteil und teilweise sogar erforderlich, dass die Implementierungen sowohl auf Hardware als auch auf Software-Ebene vorliegen, um eine Aussage über das Sicherheitsniveau des VS-IT-Systems zu treffen. Die Prozessoren-Hersteller stellen diese Information in der Regel nicht zur Verfügung. Eine vom BSI bereitgestellte Kryptoengine kann direkt evaluiert werden, da sowohl die Hardwarebeschreibung als auch die Softwareimplementierung vorhanden sind. Es ist vorgesehen, dass der Prozessor direkt einer Evaluierung durch das BSI unterzogen wird, mit dem Ziel einer Freigabe zum Einsatz in VS-IT-Produkten.
Das erfolgreich abgeschlossene Teilprojekt RACE-I beweist, dass die RISC-V-Architektur zukunftsfähig für die Entwicklung einer Kryptoengine eingesetzt werden kann. Die gewonnenen Erkenntnisse werden für das zweite Teilprojekt RACE-II verwendet. Das Nachfolgeprojekt befindet sich bereits im Vergabeverfahren und strebt die prototypische Implementierung der Kryptoengine an.
Diese Studie wurde aufgrund ihres wissenschaftlichen Charakters und mit Blick auf die internationale Zielgruppe des Themas in englischer Sprache veröffentlicht.
P647: RACE-I RISC-V bAsed Crypto Engine – Part 1 Project Report
P647: RACE-I RISC-V bAsed Crypto Engine – Part 1 Project documentation summary
